Blog:Boldenkov/23.03.2016 Применение verilator и vmodel - История изменений

Boldenkov: /* Всё просто! (Пример использования) */

2016-11-01T08:55:31Z

‎Всё просто! (Пример использования)

2016-11-01T08:34:21Z

‎Разбор длинных слов

2016-04-04T19:14:57Z

2016-04-04T19:14:38Z

2016-04-04T19:14:18Z

2016-03-28T13:45:01Z

‎Всё просто! (Пример использования)

2016-03-26T19:11:32Z

‎Разбор длинных слов

2016-03-25T11:39:33Z

‎Передача параметров в Verilog

2016-03-25T11:38:50Z

‎Решение проблем

2016-03-25T11:19:17Z

‎Передача параметров в Verilog

@@ Строка 111: / Строка 111: @@
 % Устанавливаем Rst в единицу, чтобы сделать сброс
-mult.Rst = 1;
+mult.Rst = 0;
 % Делаем такт clk, не считывая результат
@@ Строка 117: / Строка 117: @@
 % Устанавливаем Rst в ноль, чтобы прекратить сброс
-mult.Rst = 0;
+mult.Rst = 1;
 % Делаем такт clk, не считывая результат

@@ Строка 295: / Строка 295: @@
 Здесь я указал, что разрядность чисел внутри Verilog - 14. Входные данные упаковываются из простого массива отсчётов y в массив in в формате uint32. Потом результат отправляется в vmodel. На выходе получается массив res.out в формате uint32, из которого с помощью функции wdata2arr() выделяются числа, пригодные для Matlab.
 [[Категория:Verilog]]
 [[Категория:ММ РУиС (дисциплина)]]

@@ Строка 1: / Строка 1: @@
 <summary [ hidden ] >
-[[File:20160323_KDPV.jpg|400px|center|link=Boldenkov / 23.03.2016 Применение verilator и vmodel]]
+[[File:20160323_KDPV.jpg|400px|center|link=Blog:Boldenkov/23.03.2016 Применение verilator и vmodel]]
 Совместное моделирование Matlab и Verilog

@@ Строка 1: / Строка 1: @@
 <summary [ hidden ] >
-[[File:20160323_KDPV.jpg|400px|center|link=23.03.2016 Применение verilator и vmodel]]
+[[File:20160323_KDPV.jpg|400px|center|link=Boldenkov / 23.03.2016 Применение verilator и vmodel]]
 Совместное моделирование Matlab и Verilog

@@ Строка 1: / Строка 1: @@
 <summary [ hidden ] >
-[[File:20160323_KDPV.jpg|400px|center]]
+[[File:20160323_KDPV.jpg|400px|center|link=23.03.2016 Применение verilator и vmodel]]
 Совместное моделирование Matlab и Verilog

@@ Строка 81: / Строка 81: @@
     always @(posedge clk or negedge Rst)
-      if (Rst == 1'b1)
+      if (Rst == 1'b0)
         cnt <= 0;
       else

← Предыдущая		Версия 19:11, 26 марта 2016
Строка 295:		Строка 295:

	Здесь я указал, что разрядность чисел внутри Verilog - 14. Входные данные упаковываются из простого массива отсчётов y в массив in в формате uint32. Потом результат отправляется в vmodel. На выходе получается массив res.out в формате uint32, из которого с помощью функции wdata2arr() выделяются числа, пригодные для Matlab.		Здесь я указал, что разрядность чисел внутри Verilog - 14. Входные данные упаковываются из простого массива отсчётов y в массив in в формате uint32. Потом результат отправляется в vmodel. На выходе получается массив res.out в формате uint32, из которого с помощью функции wdata2arr() выделяются числа, пригодные для Matlab.
		+
		+	[[Категория:Verilog]]
		+	[[Категория:ММ РУиС (дисциплина)]]

@@ Строка 189: / Строка 189: @@
 Так вот, скрипт insert_with_param.m, входящий в в исходный вариант vmodel, поддерживает только первый вариант синтаксиса.
-Я доработал скрипт insert_with_param для поддержки любого вида синтаксиса. Я выложил на GitHub доработанный вариант: https://github.com/amromanov/vmodel/pull/1
+Я доработал скрипт insert_with_param для поддержки любого вида синтаксиса и выложил на GitHub доработанный вариант: https://github.com/amromanov/vmodel/pull/1.
 Изменяем заголовок counter.m следующим образом:

@@ Строка 150: / Строка 150: @@
 Поддержка параметров реализована с помощью дополнительного скрипта insert_with_param.m. Он делает дополнительный файл, вызываемый в качестве верхнеуровневого модуля, прописывая значения параметров в этом файле.
-Вот тут выяснилось, что есть проблема. Verilog поддерживает два разных варианта синтаксиса описания портов. Первый вариант - когда всё описано в заголовке модуля:
+Вот тут выяснилось, что есть проблема. Verilog поддерживает два разных варианта синтаксиса описания портов. Первый вариант - когда всё описано в заголовке модуля (Verilog-2001):
 <source lang="Verilog">
@@ Строка 164: / Строка 164: @@
 </source>
-Второй вариант - когда всё описано уже после заголовка модуля:
+Второй вариант - когда всё описано уже после заголовка модуля (Verilog-95):
 <source lang="Verilog">